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- [FPGA] System Verilog 문법(7) Task 오늘은 System Verilog 문법 Task 에 대해 알아보겠습니다 0. Function 의 한계 Function은 제약이 많습니다.
- [FPGA] System Verilog 문법(6) Function 오늘은 System Verilog의 함수, Function 에 대해 알아보겠습니다. 1. Function 의 기본 구조 함수는 계산을 수행하고 반환하는 블록입니다. 기본적인 Function의 구조는 아래와 같습니다. add 함수는 a와 b 신호를 입력 받고 a+b 결과를 출력하고 있습니
- [FPGA] System Verilog 문법(5) generate 오늘은 System Verilog의 Generate 문법에 대해 알아보겠습니다. 1. generate 문의 의미 generate문법은 컴파일 (Elaboration) 시점에서 생성하는 회로입니다. 회로를 생성할 때, 얼마나 생성할지(반복), 언제 생성할지 (조건) 를 결정해야 합니다.
- [FPGA] System Verilog 문법(1) Module FPGA를 설계할 수 있는 HDL 언어의 일종인 System Verilog 문법을 정리해보겠습니다 순서는 다음과 같습니다 1. Module 2. Data types 3. Instance 그 외 객체지향을 위한 문법 or 설탕 문법은 실제 프로젝트 진행에서 익히는 걸로 하겠습니다. 1.