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- [FPGA] always_ff , ALTERA FPGA 상에서 카운터 구현 이번에는 always 구문을 알아보고 always_ff를 사용해 카운터를 구현해보겠습니다 always는 특정 이벤트가 발생할 때마다 항상 실행되는 블록입니다. always 조건문 안에 있는 조건이 참이 될때마다 블록 안의 내용이 자동으로 실행되는 것입니다. 일반적인 프로그램의 조건문은
- [FPGA] module 사용, ALTERA FPGA 상에서 전가산기 구현 해당 FPGA 카테고리 포스트 글들은 일정 수준의 프로그래밍 지식과 디지털 공학지식을 요구합니다 module이 뭔지 알았으니 module을 구현하고 조립해봅시다 반가산기 모듈을 조립해서
- [FPGA] System Verilog 문법(7) Task 오늘은 System Verilog 문법 Task 에 대해 알아보겠습니다 0. Function 의 한계 Function은 제약이 많습니다. 시간을 소비할 수 없고, 하나의 값만 반환할 수 있었습니다. 따라서 아래의 코드들은 모두 Function 블록안에서 선언할 수 없었습니다 1. Tas
- [FPGA] System Verilog 문법(6) Function 오늘은 System Verilog의 함수, Function 에 대해 알아보겠습니다. 1. Function 의 기본 구조 함수는 계산을 수행하고 반환하는 블록입니다. 기본적인 Function의 구조는 아래와 같습니다. add 함수는 a와 b 신호를 입력 받고 a+b 결과를 출력하고 있습니
- [FPGA] System Verilog 문법(5) generate 오늘은 System Verilog의 Generate 문법에 대해 알아보겠습니다. 1. generate 문의 의미 generate문법은 컴파일 (Elaboration) 시점에서 생성하는 회로입니다. 회로를 생성할 때, 얼마나 생성할지(반복), 언제 생성할지 (조건) 를 결정해야 합니다.
- FPGA MiSTer Virtual Boy 버추어 보이 코어 공개
- [FPGA] Array의 활용과 modelsim을 통한 시뮬레이션 이번 글부터는 mark down 언어 형식으로 작성하였습니다. https://blog.naver.com/codeimpulse/224241391189 위 블로그 포스트를 참고하였으며, 네이버 블로그는 마크다운을 지원하지 않으므로 https://www.codeimpulse9.com/ko/
- FPGA MiSTer 드림캐스트 코어 DreamSTer 공개
- [FPGA] System Verilog 문법(1) Module FPGA를 설계할 수 있는 HDL 언어의 일종인 System Verilog 문법을 정리해보겠습니다 순서는 다음과 같습니다 1. Module 2. Data types 3. 연산자 4. 조합 논리 5. 순차 논리 6. 조건문 7. 반복문 8. 함수 9. Parameter 10. Instan
- [FPGA] DE-1 SoC 보드의 Pin Assignments 아래는 스위치 핀 할당표이다. 보드 좌측 하단 부터 시작되는 슬라이드 스위치 10개와 푸쉬 스위치 4개의 핀 할당이다. 아래는 LED 핀 할당표이다 아래는 7SEG 디스플레이의 핀 할당표이다 이외의 PIN Assignment가 궁금하면, manual에서 확인가능하다 디바이스마트의 상품
